การย้าย ค่าเฉลี่ย Verilog รหัส

ฉันได้สันนิษฐาน Verilog จะยุบ constants แต่ฉันสงสัยว่าที่ truedallowed เสมอหากฉันมีบางอย่างเช่น reg 7: 0 sig1, sig2, sig3 เสมอ sig3 1 2 3 sig1 sig2 4 ต้องมีอย่างน้อย 2 งู เป็น Verilog จำเป็นในการผลิต 3 adders รหัสสามารถยุบ sig3 sigl sigl sig2 4 Verilog ประเมินจากซ้ายไปขวาจึงกลายเป็น sig3 ((sigl 6) sig2) 4 ต้อง adders 3 เป็นกฎหมายสำหรับ Verilog เพื่อรวบรวมรหัสต้นฉบับ: sig3 10 sig1 sig2 ความคิดขอบคุณ John Providenza เครื่องมือสังเคราะห์ส่วนใหญ่จะใช้ประโยชน์จากสมบัติการเชื่อมโยงและการสับเปลี่ยนของการแสดงออกเพื่อให้เกิดการใช้งานที่ดีที่สุด ถ้าพวกเขาไม่ชอบฉันไม่ใช้มันนานนัก Andy เมื่อวันที่ 29 สิงหาคม 7: 03 น., Andy ltjonesa comcastgt wrote: gt เครื่องมือสังเคราะห์ส่วนใหญ่จะใช้ประโยชน์จากสมบัติการสลับและการแลกเปลี่ยนของนิพจน์เพื่อสร้างการใช้งาน GT ที่ดีที่สุด ถ้าพวกเขาไม่ชอบฉันไม่ใช้มันนานนัก gt gt สำหรับ grins ฉันสร้างกรณีทดสอบที่ง่ายมากและสังเคราะห์โดยใช้ XST Xilinx X ซิน นี่คือรหัส: การทดสอบโมดูล (ใส่ CLK, input 7: 0 a, b, output reg 7: 0 z) reg 7: 0 a1, b1, z1 always (posedge clk) เริ่มต้น a1 lt3D a b1 lt3D b. ฉันทำระบบ Verilog ข้อ จำกัด การทดสอบแบบสุ่มที่บัลลังก์ ฉันมีขึ้นและใช้ทดสอบสภาพแวดล้อมใน verilog. ตอนนี้เมื่อฉันพยายามที่จะเรียกใช้ระบบทดสอบ verilog bench ในสภาพแวดล้อมของฉันฉันเห็นข้อผิดพลาด syntex มากทั้ง verilog ซึ่ง dont ฉลาดอื่น ๆ เกิดขึ้น ฉันได้ใช้สวิตช์ - sverilog สำหรับ VCS ด้วย ใครสามารถขอแนะนำวิธีการผสมรวบรวม Verilog และ Verilog ระบบเพื่อที่จะไม่พบปัญหาดังกล่าวสวัสดีฉันเดาได้ว่ารหัส Verilog ของคุณใช้คำสงวน SV เช่น quotdopriorityquot เป็นต้นแสดงข้อผิดพลาดเราไม่กี่พูด solidly มากขึ้น ถ้าเป็นเช่นนั้นให้ดูที่: synopsyslinksvamar05.htmlBAC-vaampLinkVAHomeMar05Issue โดยทั่วไปคุณต้องใช้สวิทช์เช่น: systemverilogext. sv เป็นต้น HTH Ajeetha, CVC noveldv gomsi เขียน: gt ฉันกำลังทำข้อสอบ verilog ของระบบทดสอบแบบสุ่ม ฉันมี gt ขึ้นและใช้ทดสอบสภาพแวดล้อมใน Verilog. ตอนนี้เมื่อฉันพยายามที่จะเรียกใช้ระบบทดสอบ gt Verilog ทดสอบฉบับนี้ในสภาพแวดล้อมของฉันฉันเห็นมากทั้งข้อผิดพลาด gt syntex ของ Verilog ซึ่ง dont ฉลาดอื่น ๆ เกิดขึ้น ฉันใช้สวิตช์ gt-sverilog สำหรับ VCS ด้วย ใครสามารถขอแนะนำวิธีการผสม gt Verilog และการรวบรวม Verilog ระบบเพื่อไม่ให้พบเช่นปัญหา gt gomsi wrote: gt ฉันกำลังทำข้อสอบ verilog ระบบทดสอบสุ่ม bench. ฉันมี gt ขึ้นและใช้ทดสอบสภาพแวดล้อมใน Verilog. ตอนนี้เมื่อฉันพยายามที่จะเรียกใช้ระบบทดสอบ gt verilog ทดสอบฉบับนี้ในสภาพแวดล้อมของฉันฉันเห็น wh Verilog plse ช่วยฉันด้วยนี้ ฉันมีรหัส MATLAB หนึ่งฉันต้องการแปลงเป็น vhdl หรือ Verilog. ใครมีความคิดเกี่ยวกับเรื่องนี้ pls ช่วยฉันด้วยนี้ Kiran Verilog ครับ ฉันกำลังทำโครงการเกี่ยวกับ WCDMA สำหรับ tech. i B ฉันเป็นนักศึกษาปีสุดท้ายของ B tech std สงสัยดังนั้นฉันมี convolusion encoder กับสามบิตลงทะเบียน. ชนิดของตัวถอดรหัสฉันสามารถใช้สำหรับ encoder. plz ที่สอดคล้องกันให้ฉันแก้ปัญหาและฉันต้องการดาวน์โหลดเข้ารหัส convolution เพื่อ FPGA. i dont รู้ plz ให้ฉัน. การแก้ปัญหา smubarak. e เมื่อวันที่ 23 ก. พ. 4:38 น. lovetoesm ltloveto gmailgt เขียน: gt ครับ gt ฉันกำลังทำโครงการเกี่ยวกับ WCDMA สำหรับ tech. i B ของฉันเป็นนักเรียนที่เรียนปีสุดท้ายของ B tech final gt ดังนั้นสงสัยของฉันคือฉันมี encolusion encoder กับสาม bit gt ลงทะเบียนชนิดของตัวถอดรหัสที่ฉันสามารถใช้สำหรับ encoder. plz gt สอดคล้องให้ฉันแก้ปัญหา gt และฉันต้องการดาวน์โหลด encoder convolution เพื่อ FPGA. i ไม่รู้ gt how plz ให้ฉันแก้ปัญหา gt hi mubarak คุณสามารถเลือกตัวถอดรหัส viterbi สำหรับ encoder. you convolution ของคุณสามารถใช้ใน Verilog คุณสามารถดาวน์โหลดเข้ารหัส convolution เพื่อ FPGA เพื่อที่คุณสามารถเลือก IO ผู้ใช้จาก FPGA สำหรับพอร์ตสอดคล้องในการตั้งค่าของคุณ program. like โหลดเปลี่ยนเช่น this. if คุณ dont รู้การไหลของเครื่องมือแล้วแจ้งฉัน that. i จะ ช่วยให้คุณสำหรับ tool. then ใด ๆ ดาวน์โหลดโปรแกรมเพื่อ FPGA. if คุณมีข้อสงสัยใด ๆ ฉันสิ่งอื่นใดใน vlsi plz แจ้ง mentorssignatrix. in signatrix. in Hi, ฉันต้องการเขียนคุณลักษณะเสร็จอัตโนมัติสำหรับ Verilog และ SV IDE ซึ่งมีคุณสมบัติดังต่อไปนี้ 1. Word เสร็จ. 2. สมาชิกเสร็จสิ้น ฉันกำลังมองหาวัสดุทั้งหมดที่ฉันสามารถหาที่สามารถช่วยฉันได้รับความคิดเกี่ยวกับวิธีการใช้คุณลักษณะดังกล่าว คุณมีข้อเสนอแนะใด ๆ ที่คุณสามารถชี้ให้ฉันขึ้นสำหรับแหล่งที่มาเปิดเรื่องนี้ขอบคุณ, Orly สวัสดีฉันสร้างไฟล์ emacs โหมดสำหรับ SV ที่จะทำสิ่งเหล่านี้ค่อนข้างดี ปัญหาที่ใหญ่ที่สุด I39ve คือการเยื้อง สุจริตฉันไม่ใช่ผู้เชี่ยวชาญ LISP ค่อนข้าง hacked บางโหมด VERAJEDAPSL เก่าทำงาน SV. ฉันสามารถส่งให้คุณ (หรืออัปโหลดไปยัง noveldv แต่จะใช้เวลาสองสามวัน) ถ้าส่งอีเมลไปที่ gmail ajeetha คำเตือน: ไม่ใช่ไฟล์โหมดเขียนที่ดีผู้ใช้หนึ่งคนไม่ชอบมันมากนัก ความคาดหวังโปรด ฉันชอบมันเพียงเพื่อคำจำกัดความคำและไม่มีอะไรอื่น ฉันไม่ได้ใช้เวลามากพอในการอัปเดตการรักษาความปลอดภัยขณะที่ฉันยุ่งกับสิ่งอื่น ๆ BTW - IDE ที่คุณกำหนดเป้าหมายขอแสดงความนับถือ Ajeetha noveldv ฉันจะทำงานกับชิปสัญญาณผสมและฉันต้องการจะสร้าง netlist Verilog ของบล็อกของฉันสำหรับคนที่แต่งตัวประหลาดแบบดิจิทัลในโครงการ ฉันใช้ DFII และฉันไม่มีใบอนุญาต NC Verilog ฉันต้องการเพียงเพื่อสร้าง netlist ฉันพยายามเครื่องมือ gtSimulation-gtNCVerilog จาก schematic และ File-gtexport จาก icfb ไม่มีโชค. ถ้าฉันไม่สามารถ netlist ได้โดยตรงใครมีตัวแปลง spectreToVerilog ((หรือ CDLToVerilog) ที่สามารถชี้ไปหาได้อย่างรวดเร็วการค้นหาไซต์นี้ไม่ได้เปิดขึ้นอะไรขอบคุณล่วงหน้า DAvid Reynolds เมื่อวันที่ 21 Jun 2006 05:53:59 -0700, quotDReynoldsquot ltspurwinktechgmailgt wrote: gti กำลังทำงานบนชิปสัญญาณผสมและฉันต้องการจะสร้าง netlist gtVerilog ของบล็อกของฉันสำหรับคนที่แต่งตัวประหลาดแบบดิจิทัลบน gtproject ฉันใช้ DFII และฉันไม่มีใบอนุญาต NC Verilog ฉัน gtneed เพียงเพื่อสร้าง netlist ฉันพยายาม Tools-gtSimulation-gtNCVerilog gtfrom schematic และ File-gtexport จาก icfb ไม่มีโชค gt gtIf ฉันไม่สามารถ netlist โดยตรงไม่มีใครมี spectreToVerilog gt ((หรือ CDLToVerilog) พวกเขาสามารถชี้ให้ฉันไปค้นหาอย่างรวดเร็วของเว็บไซต์ gtthis ไม่ได้เปิดขึ้นอะไร gt gtanks in advance gt gtvid Reynolds คุณไม่จำเป็นต้องมีใบอนุญาต Verilog หรือใบอนุญาต NC Verilog เพื่อ netlist คุณจะต้องมีใบอนุญาต quot21400quot (quotes Virtuoso ( R) Schematic E ditor Verilog (R) Interfacequot) กล่าวอีกนัยหนึ่งคุณไม่จำเป็นต้องจำลองใบอนุญาต verilog-a มี verilog ใด - กลุ่มข่าวเฉพาะ Keith ขอบคุณ whats verilog-A เป็นสิ่งที่เกี่ยวข้องกับอนาล็อกมีเครื่องมือใด ๆ จากการสนับสนุนจังหวะที่ขอบคุณ Verilog-A เป็นภาษาแบบจำลองพฤติกรรมแบบอนาล็อก ดู accellera และ verilog-ams คุณอาจต้องการดูหนังสือ quotThe Designer Guide ของ Verilog-AMSquot โดย Ken Kundert และ Olaf Zinke (Kluwer Academic Publishers) มันสนับสนุนใน Cadence ในอสุรกาย (จำลองแรกเพื่อสนับสนุน Verilog - A) และยังอยู่ในจำลอง AMS Designer ขอแสดงความนับถือ Andrew วันพุธ, 6 สิงหาคม 2547 10:33:51 -0700, quotCarsonquot ltcarsoni ออกแบบเครื่องคิดเลขใน verilog Hello all ฉันต้องออกแบบเครื่องคิดเลขใน verilog สำหรับการดำเนินงาน 4: -,,. เป็นเครื่องคิดเลข 8 บิต ฉันได้ออกแบบโมดูลการทำงานทั้งสี่และทำงานได้ดี เครื่องคิดเลขยังดำเนินการกับตัวดำเนินการ 2 ตัว ตอนนี้สิ่งที่ฉันไม่สามารถคิดออกคือถ้ากดบนแป้นพิมพ์ (นี้จะเป็น fpga กับแป้นพิมพ์เชื่อมต่อ) พูด 12 3. ฉันหมายถึงฉันคาดหวังว่าคำตอบ 3 ครั้งแรกที่ฉันพูดแล้วสิ่งเดียวกัน ต้องได้รับการพิจารณาเป็นหนึ่งใน operands ในการคำนวณต่อไปเพื่อให้คำตอบสุดท้ายคือ 6 ใครสามารถให้ฉันคิดว่าวิธีการคิดใน verilog นี้ ฉันสับสนมาก ความนับถือ. Sunita sunitajaingmail (Sunita Jain) เขียนไว้ในข้อความข่าว: lt9bfc40d7.0411070448.603c7047posting. googlegt gt สวัสดีทุกคนฉันจำเป็นต้องออกแบบเครื่องคิดเลขใน verilog สำหรับการดำเนินงาน 4:, -,,. gt เป็นเครื่องคิดเลข 8 บิต gt ฉันได้ออกแบบโมดูลการทำงานทั้งสี่รูปแบบและใช้งานได้ดี เครื่องคิดเลขยังดำเนินการกับตัวดำเนินการ 2 ตัว ตอนนี้สิ่งที่ฉัน gt ไม่สามารถคิดออกคือถ้ากดบนแป้นพิมพ์ (นี้จะ gt เป็น fpga กับแป้นพิมพ์เชื่อมต่อ) พูด 12 3. gt ฉันหมายถึงฉันคาดหวังว่าคำตอบ 3 ครั้งแรกที่ฉันพูดแล้ว สิ่ง gt เดียวกันต้องได้รับการพิจารณาเป็นหนึ่งในตัวดำเนินการในการคำนวณ gt ต่อไปเพื่อให้คำตอบสุดท้ายคือ 6 คนสามารถให้ฉันคิด gt เป็นวิธีการคิดออกใน Verilog นี้ ฉันค่อนข้างสับสนมาก gt การกำหนด fileType (verilog, VHDL หรือ System Verilog) ฉันมีรายการไฟล์ HDL ฉันจะหาชนิดของแต่ละไฟล์ (Verilog, Verilog System หรือ VHDL) จะดีถ้ายูทิลิตี้ที่เรียบง่ายบางอย่างใน CC มีอยู่แล้ว ฉันไม่จำเป็นต้องรู้รสชาติของ Verilog เช่น 95, 2000 ฯลฯ แต่ wouldn't ใจข้อมูลเพิ่มเติมหากมี. เมื่อวันที่ 2007-12-11 verylog ltsachin. goyal. newgmailgt ได้เขียน: gt ฉันมีรายการไฟล์ HDL gt ฉันจะค้นหาชนิดของแต่ละไฟล์ (Verilog, Verilog ระบบหรือ gt VHDL) ได้อย่างไร gt จะดีถ้ามีโปรแกรมอรรถประโยชน์ง่ายๆใน CC อยู่แล้ว gt ฉันไม่จำเป็นต้องรู้รสชาติของ verilog เช่น 95, 2000 ฯลฯ แต่ gt wouldn ใจใจข้อมูลเพิ่มเติมหากมี ส่วนตัวฉันก็จะมองไปที่นามสกุลไฟล์ถ้ามีคน doesn ชื่อแฟ้มอย่างถูกต้องเขาหรือเธอควรคาดหวังปัญหา :) ความเป็นไปได้อื่น: เพียงแค่พยายามรวบรวมด้วยการจำลอง RTL ปัจจุบันของคุณและดูว่ามันรวบรวมอย่างหมดจดโดยใช้ทั้ง Verilog, SystemVerilog หรือ โหมด VHDL แต่ถ้าด้วยเหตุผลบางอย่างนี้ทำไม่ได้ก็จะค่อนข้างยากที่จะแยกแยะระหว่าง SystemVerilog และไฟล์ Verilog ตั้งแต่ไฟล์สามารถทั้งกฎหมาย Verilog และ SystemVerilog ในเวลาเดียวกัน ในความเป็นจริงไฟล์ว่างเปล่าเป็นทั้งไฟล์ Verilog และ SystemVerilog ตามกฎหมายถ้าอ่าน BNF อย่างถูกต้อง Distuingishing ระหว่างไฟล์ VHDL และไฟล์ VHDL ไม่อาจจะง่ายขึ้นหากที่เพียงพอสำหรับคุณ ฉันไม่ได้มองเข้าไปในมันมากเกินไป แต่ฉันเชื่อว่ามันเป็นเพียงเรื่องของการปอกความคิดเห็นประเภท VHDL ทั้งหมดและมองหา fir ปัญหาเกี่ยวกับ verilog-in ในเมื่อใช้การคำนวณทางคณิตศาสตร์ใน verilog vode สวัสดีทุกคนเมื่อฉันใช้ verilog-in ใน ic5141 จะปรากฏข้อผิดพลาด sytanx quotgtgtgt errorquot รหัส verilog ของฉันมีการเปลี่ยนแปลงทางคณิตศาสตร์ gtgtgt และ ltltlt ซึ่งเป็นลักษณะใหม่ของ verilog-2001 และฉัน verilog ในการดำเนินงานในพฤติกรรม RTL คำถามของฉันคือวิธีการแก้ไข errorand นี้ยังไม่ ic5141 verilog - in สนับสนุนฟังก์ชัน verilog2001 verison ของ arithemetic shift quot; quotgtgtgtquot และ quotltltltquot. ขอขอบคุณ. เมื่อวันที่ 8 13 1 09. ponderboy ltcqu. yahoo. cngt wrote: ใครช่วยฉันได้โปรด gt He ระบบ Verilog Ques มีกลุ่มข่าวสารแยกต่างหากสำหรับ verilog rand ของระบบ bit 7: 0 byte0 rand bit 7: 0 byte1 ข้อ จำกัด ต่อไปนี้ทำงาน: constraint xyz (byte0 gt39h61 ampamp byte0 lt39h7a) - gt byte1 ภายใน แต่ฉันต้องการแก้ไขให้บางอย่างมีผล: ข้อ จำกัด xyz else byte1 inside เป็นไปได้ที่จะมีชื่อโมดูล verilog parameterized ใน verilog หรือ systemverilog สวัสดีฉันพยายามสร้างโมดูล Verilog ที่สามารถสนับสนุนเช่น parameterized n ame ฉันเข้าใจว่าความกว้างของสัญญาณและสิ่งอื่น ๆ สามารถปรับขนาดได้ แต่เราสามารถ parameterize ชื่ออินสแตนซ์โมดูลในรหัสต่อไปนี้ฉันอยากรู้ถ้ามีวิธีใด SomeDynamicInstanceName สามารถ parameterized ยังฉันสามารถพยายามที่จะใช้ Verilog ระบบถ้าสามารถ hel p here20 วัตถุประสงค์ของฉันคือเพื่อให้สามารถนำมาใช้ Verilog Gmon โมดูล (โมดูล Verilog ทั่วไป) สำหรับสัญญาณประเภทต่างๆ แต่ด้วยเหตุผลฉันต้องเปลี่ยน SomeDynamicInstanceName ฉันมีการควบคุม o Hi, Tôimuốnđểmôphỏngcác verilog netlist củađặtvàchuyểntiếpthiếtkếđượctừ Cadence SoC Encounter ฉันมีไฟล์ sdf จาก SoC Encounter ฉันใช้ Verilog XL ฉันใช้คำสั่ง sdfannotate ใน testbench ของฉันดังต่อไปนี้เริ่มต้น sdfannotate เริ่มต้น (quot. design. sdfquot, instancename.) end นี่เป็นวิธีที่ถูกต้องที่จะทำขอบคุณล่วงหน้า ขอแสดงความนับถือ Ajay สำหรับการออกแบบความช่วยเหลือ verilog ของเครื่องคิดเลขสวัสดีฉันเป็นนักศึกษาใหม่ majoring ใน LSI ตอนนี้ฉันต้องออกแบบเครื่องคิดเลขโดยใช้ Verilog. เป็นการบ้านของหลักสูตร ฉันกำลังมองหารหัสอ้างอิงบางอย่างเกี่ยวกับเรื่องนี้เนื่องจากฉันมีประสบการณ์น้อยมากในการเขียนโปรแกรมใน Verilog ฉันจะนิยมมากด้วยความช่วยเหลือของคุณ BTW, ฟังก์ชั่นที่ฉันต้องรู้คือ Add, Subtract, Multiply, Division, N. C, Shift, MC, MS, MR, M, M - ขอขอบคุณ. davidbarby ltdanyangqusuou. waseda. jpgt เขียนไว้ในข่าวข้อความ: 6eb3db6ca7f5485d9d696440776471c6localhost. talkaboutprogramming gt Hi, gt gt ฉันเป็นนิสิตนักศึกษาคนใหม่ใน LSI ตอนนี้ฉันต้องออกแบบเครื่องคิดเลข gt ใช้ Verilog. เป็นการบ้านของหลักสูตร gt ฉันกำลังมองหารหัสอ้างอิงบางส่วนเกี่ยวกับเรื่องนี้เนื่องจากฉันมีประสบการณ์ GT น้อยมากในการเขียนโปรแกรมใน Verilog ฉันจะยินดีเป็นอย่างยิ่งกับความช่วยเหลือของคุณ gt BTW หน้าที่ที่ฉันต้องรู้คือเพิ่ม, ลบ, คูณ, gt ส่วน, N. C, Shift, MC, MS, MR, M, M - gt gt ขอขอบคุณ gt ทำไมคุณไม่บอกเราว่าคุณคิดว่ามันควรจะเข้าหากันอย่างไร I39m ไม่ได้อึดอัดในความเป็นจริงฉันไม่ค่อยจะรู้ว่าจะเริ่มต้นจากที่ไหนโดยไม่ให้ความคิดบางอย่าง - บางทีถ้าคุณทำอย่างนั้นและเผยแพร่สิ่งที่คุณคิดว่าอาจเริ่มเตะ การสนทนาที่น่าสนใจ :) ขอบคุณมากสำหรับการตอบกลับของคุณ แต่ฉันคิดว่าฉันไม่เข้าใจความหมายของคุณ ตรงไปตรงมาฉันไม่มีประสบการณ์เกี่ยวกับเรื่องนี้และต้องการความช่วยเหลือ คุณช่วยแนะนำฉันหน่อยได้ไหม กำลังแปลง Verilog Env. เพื่อ Verilog ระบบ Open Vera สวัสดีทั้งหมดฉันทำงานในงานของการแปลง BFMs เก่าและสภาพแวดล้อมการทดสอบที่สร้างขึ้นใน Verilog เพื่อ verilog ระบบและ Open Vera ซึ่งรวมถึงการแปลงม้านั่งทดสอบและ BFMs การสร้าง synopsys และชั้นเรียนที่กำหนดโดยผู้ใช้และการทำเสื้อคลุมกระดาษระดับสูงของ Verilog ของระบบเพื่อใช้กับ Vera กรุณาช่วยฉันด้วยคำแนะนำเอกสารและเคล็ดลับที่เกี่ยวข้องกับงานนี้ขอแสดงความนับถือใน Advance Kedar สวัสดี Kedar - คุณอาจหรืออาจไม่ทราบนี้ แต่สำหรับผู้อ่านอื่น ๆ ตรวจสอบหัวข้อนี้แจ้งให้ฉันทราบสิ่งที่เป็นอยู่แล้วความรู้ทั่วไป: SystemVerilog เต็ม เข้ากันได้กับ Verilog-2001 และโดยปกติแล้วจะไม่ค่อยใช้เวลาในการแปลงชุดทดสอบ BFM Verilog-2001 เดิมเป็นแบบทดสอบ testbench แบบคลาสสิกของ Synopsys สำหรับ testbenches ใหม่วิธีการเช่นนี้แน่นอนทำให้รู้สึก ก่อนอื่นคุณต้องเข้าใจไวยากรณ์ SystemVerilog จากนั้นคุณสามารถดำเนินการตามขั้นตอนนี้ได้โดยการอ่านหนังสือ Janick Bergeron และหนังสือคู่มือวิธีการตรวจสอบสำหรับ SystemVerilog ที่เผยแพร่โดย Springer (หนังสือเล่มใหม่) คุณสามารถจ้างที่ปรึกษา SystemVerilog บางส่วนเพื่อช่วยคุณในการทำงาน (ฉัน don `t ทำเช่นนี้เอง) นอกจากนี้คุณยังอาจต้องการพิจารณา SystemVerilog สำหรับการฝึกอบรมการตรวจสอบเพื่อเริ่มต้นใช้งาน (ฉันทำเช่นนี้ :-) Regards - Cliff Cummings Verilog amp SystemVerilog Guru sunburst - ออกแบบ gt คุณสามารถจ้างที่ปรึกษา SystemVerilog บางส่วนเพื่อช่วยให้คุณทำงาน gt (ฉัน don39t ทำ m นี้. ที่ฉันสามารถรับหรือซื้อไฟล์รุ่น BSIM3v3 ใน Verilog - a หรือ Verilog - ams I39m พยายามใช้อสุรกาย verilog - a สร้างรูปแบบการย่อยสลายของตัวเอง bigbag เขียน: gt I39m พยายามใช้อสุรกาย verilog - a ไป สร้างแบบจำลองการสลายตัวของฉันเองคุณสามารถลองและได้รับนี้จาก tiburon tiburon-da หรือติดต่อ berkeley โดยตรงที่ฉันสามารถได้รับหรือซื้อไฟล์แบบ BSIM3v3 ใน Verilog-a หรือ Verilog-ams 2 I39m พยายามใช้รูปแบบการย่อยสลายของตัวเองในจังหวะ spectre ใช้ Verilog ใครสามารถช่วยฉันขอบคุณมากคุณสามารถหา MOS ระดับ 1 veriloga แบบใน Cadence ของคุณติดตั้ง tools. lnx86dfIIsamplesartistahdlLibmoslevel1verilogaverilog. va --- Erik zcuimail. ucf. edu (bigbag) เขียนไว้ในข่าวข้อความ: ltf8f9930c.040 1151449.27f4e7c4posting. googlegt gt I39m พยายามที่จะใช้รูปแบบการย่อยสลายของตัวเองลงในเงื้อมมือ specter gt โดยใช้ Verilog ใครสามารถช่วยฉันได้ขอบคุณมาก ดูต่อไปนี้ด้วย: tools. lnx86dfIIsamplesartistahdlLibmostftverilogave กรอง I-Q FIR โดยใช้ verilogverilog-a ไม่ให้เอาต์พุตในช่องเดียวฉันสร้างตัว demodulator I-Q โดยใช้ verilog-a blocks ที่เอาท์พุททั้งเส้นทาง I และ Q จะผ่านตัวกรอง FIR แบบเดียวกัน เอาต์พุตของเส้นทาง I มีลักษณะเหมือนที่ฉันคาดหวัง แต่เส้นทาง Q เป็นศูนย์ - มีอัตราการลดต่ำกว่าแทร็กที่ฉัน 250 dB Ive พยายามพวงของสิ่ง: I ใหม่สร้างตัวกรองและสัญลักษณ์รหัส Verilog ตั้งแต่เริ่มต้นในการจัดการห้องสมุดฉันลบทั้งหมดของรหัส AHDL เรียบเรียงเป็นของตัวกรองและบังคับให้เรียบเรียงฉันสร้างรุ่นที่สองของตัวกรอง ตั้งแต่เริ่มต้น ฉันได้รับผลเดียวกันไม่ว่าสิ่งที่. ถ้าฉันขอ I - channel ถึง. ทำ 39slow39 การคำนวณใน Verilog ถ้าคุณใช้อย่างต่อเนื่องหรือไม่ปิดกั้นการมอบหมายใน Verilog และการแสดงออกของมือด้านขวาเป็นสิ่งที่อยู่ในอุปกรณ์จริงต้องใช้เวลาในการเป็นที่ถูกต้องหลังจากที่ปัจจัยการผลิตที่ถูกต้องคุณจะมั่นใจได้ว่าผลลัพธ์จะถูกต้องเมื่อคุณ ต้องการใช้ตัวอย่างเช่น input 1000: 0 megaparity กำหนด foo megaparity เสมอ (posedge clk) megaparity ที่ถูกต้องใน clk savedparity นี้ lt foo เมื่อถูกต้องนี้จะทำอย่างไรถ้า cascaded xor chain ช้ามากก็มีช่วง clk มากกว่า 20 ถ้าคุณคิดว่ามันช้ากว่านั้น (รอจำนวนคงที่ของนาฬิกา) ทำ Hi all ปัญหาของฉันคือฉันต้องการเลือกไฟล์ VHDL instantiated verilog ภายในผ่านการกำหนดค่า VHDL เพื่อ summerize: ฉันมีลำดับชั้น: quottop: vhdl - verilog - Verlog - vhdl: bottomquot วิธีการเขียน a. การกำหนดค่า VHDL เพื่อเลือกไฟล์สำหรับการสร้างตัวอย่างด้านล่าง Rakesh YC ลอง คำนวณเฉลี่ยวิธีหาค่าเฉลี่ยของเขตข้อมูลเพิ่มเติม เครื่องหมายอะไรที่จะใส่ระหว่างฟิลด์ตัวอย่างเช่นค่าเฉลี่ย (age1ampage2) เครื่องหมายแอมป์ไม่ถูกต้อง มีป้ายไหน ลอร่า quotLaura Eekelsquot ltlaura. eekelsxx. yygt เขียนในข้อความข่าว: 3fce13ec0214e4fe514cnews. xs4all. nl gt วิธีรับค่าเฉลี่ยของเขตข้อมูลเพิ่มเติม gt สิ่งที่ต้องทำเครื่องหมายระหว่างฟิลด์ gt ตัวอย่างเช่น: average (age1ampage2) gt Sign amp ไม่ถูกต้อง มีป้ายไหน gt gt ลอร่า เฉลี่ย (Field1 Field2 Field2) - Bradley Software Developer hrsystems. au การตอบสนองของ Christian pastornet. auresponse ขอบคุณสำหรับคำตอบ แต่ฉันพยายามแล้ว และมันไม่ได้ทำงาน ฟิลด์เฉลี่ย (field1field2) 17field28 ให้ผล 78 และไม่ใช่ค่าเฉลี่ย คุณมีข้อเสนอแนะอื่น ๆ ลอร่า quotBradleyquot ltbradleyREMOVETHIScomcen. augt schreef in bericht news: jtszb.38208aT.14986news-server. bigpond. au gt quotLaura Eekelsquot ltlaura. eekelsxx. yygt เขียนไว้ในข้อความ gt news: 3fce13ec0214e4fe514cnews. xs4all. nl gt gt วิธีหาค่าเฉลี่ยของเขตข้อมูลเพิ่มเติม gt gt สิ่งที่ต้องทำเครื่องหมายระหว่างฟิลด์ gt gt ตัวอย่างเช่น: average (age1ampage2) gt gt amp ลงชื่อเข้าใช้ไม่ถูกต้อง มีป้ายไหน gt gt gt gt ลอร่า gt gt เฉลี่ย (Field1 Field2 Field2) gt gt - gt Bradley gt นักพัฒนาซอฟต์แวร์ hrs. verilog style Hi All, ทุกคนสามารถให้ฉันบาง adive เกี่ยวกับรหัสต่อไปนี้ (A B) (1) ตรรกะและกำหนด D en amp (A B) (2) bitwise และค่าใดที่ดีกว่า (1) หรือ (2) ขอขอบคุณสำหรับคำแนะนำที่ Essen เขียน: gt Hi All, gt gt ทุกคนสามารถให้ความคิดเห็นเกี่ยวกับโค้ดต่อไปนี้ได้ gt gt a g g g g g g g g g g g g g g g g g g g g g g g g a b (1) ตรรกะและกำหนดให้ D en amp (A B) (2) bitwise AND gt gt ที่หนึ่งดีกว่า (1) หรือ (2) gt gt ขอบคุณสำหรับคำแนะนำใด ๆ สวัสดีในกรณีนี้ทั้งสองอย่างถูกต้อง เนื่องจาก A, B และ en ถือเป็น boolean นั่นคือ บิตเดี่ยว ถ้าคุณไปกับตัวดำเนินการหลายบิตแล้วคุณจะพบความแตกต่าง ขอขอบคุณและขอแสดงความนับถือ karthikeyan TooMuch Semiconductor Solutions, Bangalore ฉันได้มีปัญหากับสตริงใน verilog ฉันมีเครื่องรัฐ JTAG และ testbench ทำงาน. ฉันกำลังเคลื่อนที่ผ่านสถานะ JTAG ที่ต่างกันซึ่งมีการอ้างถึงไบนารี 4 บิตเป็น TlR 439b0000 RTI 439b0001 ใน rtl ของฉันฉันมีบางอย่างเช่น reg4: 0 presstate กำหนด TLR 439b0000 กำหนด RTI 439b0001 reg4: 0 presstate reg4: 0 nextstate เสมอ (posedge tclk) presstate lt nextstate เมื่อฉันจำลองมันและเห็นคลื่นบนหน้าต่างรูปคลื่นมันยากที่จะถอดรหัสรัฐโดยดูที่ตัวเลขดังนั้นฉันคิดว่าฉันสามารถใช้ตัวอักษรเพื่อแสดงสถานะ JTAG ต่างๆ ฉันมีบางอย่างเช่นนี้ reg 38: 0 presstate แต่ฉันพบค่า ascii ของรัฐที่แตกต่างกันแสดงในรูปแบบคลื่น พวกคุณรู้เหตุผลหรือเปล่า ดังนั้นฉันจึงสามารถแทนสตริงแทนตัวเลขที่ฉันรู้ว่าฉันสามารถใช้การแสดง แต่ฉันต้องการให้สตริงของฉันปรากฏในรูปคลื่นของฉัน ขอบคุณ Rik rik wrote: gt gt แต่ฉันพบค่า ascii ของสถานะต่างๆที่แสดงในรูปแบบ gt พวกคุณรู้เหตุผลหรือเปล่า เนื่องจากว่าเป็นวิธีที่สตริงจะแสดงใน Verilog (และภาษาโปรแกรมทั่วไป) gt ฉันรู้ว่าฉันสามารถใช้การแสดงผล แต่ฉันต้องการให้สตริงปรากฏภายในรูปแบบ gt ของฉัน นี่ไม่ใช่ปัญหากับ Verilog นี่เป็นปัญหากับโปรแกรมดูรูปคลื่นของคุณ ถ้ามีความสามารถในการแสดง verilog. Moving เฉลี่ยมีใครคิดเคลื่อนที่เฉลี่ย verilog it. ดูทั้งหมด 1,285 รายการ ฉันจะมองไปที่เรื่องเล่าเรื่องแรกโดยเฉพาะเพื่อตรวจสอบความรู้สึกผ่านประสบการณ์ของบุคคลคนแรก สิงหาคม 31, 2015forex ชั่วโมงการซื้อขาย Unsuspecting บรรดาผู้ที่พิจารณาโบรกเกอร์ forex ในไนจีเรียเป็นเหมือนสนามหลังบ้านย้ายเฉลี่ย verilog woods นอกจากนี้สำหรับของคุณเริ่มต้น. ดอลลาร์สหรัฐซื้อบริการขาย โปรดจำไว้ว่าการอ่านบทความออนไลน์ไม่ได้ทำให้คุณมีคุณสมบัติในการค้า MetaTrader 4 - ตัวเลือกแรกสำหรับการซื้อขาย FX CFD อัตราซื้อคืนที่ดีที่สุดสำหรับการเปิดบัญชีวันนี้สำหรับวิธีที่ดีที่สุดในการขายเงินตราต่างประเทศของคุณ ฉันมีหุ้นอยู่ 19 รายการในรายการเฝ้าดูของฉัน วิธีการวัดจุดวาบของน้ำมันดิบ - โพสต์ในผู้เชี่ยวชาญด้านอุตสาหกรรม Dear all คุณสามารถทุกคนสามารถอธิบายเกี่ยวกับวิธีการวัดจุดระเบิด วิธีที่ดีที่สุดในการเรียนรู้วิธีการซื้อและขายหุ้น ค้นหาบ้านเกี่ยวกับคู่มือการศึกษาประเภทการติดต่อและกด Enter เพื่อค้นหา บริษัท หลักทรัพย์แองเจลาสตระหนักดีว่าหลักการนี้ดีเกินไป ตามเนื้อผ้าผู้ขายจ่ายค่าคอมมิชชั่นว่านายหน้าเรือยอชท์มีรายได้ไม่ใช่ผู้ซื้อ แต่โบรกเกอร์มีหน้าที่ให้ทั้งผู้ซื้อและผู้ขายในทุกธุรกรรม วันหยุดราชการใน Moving verilog เฉลี่ยปี 2558 Options ตัวเลือก Veerilog Hedging กับตัวอย่างการป้องกันความเสี่ยงคืออะไร ข้อตกลงนี้ทำขึ้นในวันที่ 20 ข้อตกลงเกี่ยวกับข้อตกลงข้อตกลงการเลือกปฏิบัติงาน 3 ในขณะที่ฉันภาคีเป็นคู่ค้าในการย้ายเข้า Crooks กล่าวว่าปีพ. ศ. 2557 จะเป็นปีที่แย่ที่สุดใน ดูมุมมองที่ชัดเจนเกี่ยวกับการย้ายรายได้โดยเฉลี่ยของ Verilog โดยการเข้าถึงยอดคงเหลือ IRA ของนายหน้าบริการเต็มรูปแบบและ Wells Fargo บัญชีออนไลน์และค่าคอมมิชชั่น ตัวเลือกกลยุทธ์สร้าง excel CYBR Quotes สำหรับการวิเคราะห์ทางเทคนิคและพื้นฐาน ถึงเวลาที่จะซื้อจุ่มในดัชนีกองทุนของรัฐบาลออสเตรเลียที่ได้รับการจัดอันดับโดย Goldman Sachs JBWere โดย Goldman Sachs JBWere แสดง HTML ดูบทวิจารณ์อื่น ๆ 14 ก. ย. 2015 ราคาหุ้นที่ปรับใหม่สำหรับ Z - รวมถึงราคาหุ้น Z ในวันนี้รายได้และประมาณการแผนภูมิหุ้นข่าวสารฟิวเจอร์สและข้อมูลการลงทุนอื่น ๆ BIC รหัสสำหรับการย้ายเฉลี่ย verilog Chase ธนาคาร N A ในการโอนเงินสกุลเงิน USD ที่อยู่ที่อยู่กรมการค้าต่างประเทศ JPMorgan Moving เฉลี่ย verilog Chase Moving เฉลี่ย verilog N A Chase ฉันจะอธิบายวิธีการทำงานด้านล่างนี้และอาจทำให้เกิดความสับสนเล็กน้อยในตอนแรก นี้ฟรี forex ซื้อขาย sinals ระบบที่มีชุดของกฎครอบคลุมเทคนิคการเข้าและออกที่ดีที่สุดในการซื้อขาย forex ในขณะที่กำหนดเป้าหมายกำไรมากและทรัพยากรทางการเงินที่มีการจัดการที่ดีระหว่าง traders ที่เป็น newbies และผู้ที่มีประสบการณ์ 14 ก. ย. 2015 หุ้น INtel INTC มีจำนวนการซื้อขายเพิ่มขึ้นหลังการซื้อขายชั่วโมงเนื่องจาก บริษัท ได้สร้าง Automotive Security Review Board ขึ้นเพื่อต่อสู้กับ ห้องโถงที่พักอาศัยใหม่ที่เคลื่อนที่โดยเฉลี่ย Verilog วิลเลี่ยมวิลเลจ Boulder เส้นทางจักรยานข้างต้นเป็นรหัสที่จะใช้ตัวกรองเฉลี่ยสะสมสะสม ลูปสำหรับใช้สำหรับการหารเพื่อค้นหาค่าเฉลี่ยและเกี่ยวข้องกับการลบซ้ำ แต่ฉันได้รับการเตือนต่อไปนี้และข้อผิดพลาด: นี้จะต้องเป็นเพราะฉันใช้ค่าขนาดใหญ่ในห่วงและทำให้ am รับวงจรขนาดใหญ่ที่ลาดเทดำเนินการ ฉันกำลังมองหาทางเลือกของวงสำหรับซึ่งสามารถหาค่าเฉลี่ยสำหรับฉัน ฉันเพียงต้องการค่าหาร คุณสมบัติการออกแบบ: ครอบครัว: อุปกรณ์ Spartan3E: XC3S500E ถาม 7 เม. ย. เวลา 9:59 น. คุณถูกต้องด้วยการคาดเดาลูปสำหรับ ลอจิกสำหรับห่วงเป็นใหญ่เมื่อมันหลังจากที่มันคลาย unrolls ด้วยรหัสปัจจุบันของคุณคุณจะไม่สามารถจัดการสถานการณ์ที่เลวร้ายที่สุดได้ที่ n1023 เพื่อให้ครอบคลุมข้อมูลนี้ด้วยรหัสปัจจุบันของคุณคุณต้องใช้ลูปสำหรับการจำลองซ้ำ 1024 ครั้ง แทนที่จะเป็นตัวนับขึ้นคุณสามารถใช้ตัวนับลงและตรวจสอบเฉพาะส่วนของอาร์เรย์โดยที่ดัชนีแสดงถึง lsb ของอาร์เรย์ slice ตัวอย่างเช่นสำหรับลูปวนซ้ำสำหรับ 10 ซ้ำ (9 ถึง 0) การวนซ้ำแต่ละครั้งจะดูเฉพาะส่วนที่มีขนาด 11 บิตและมีค่าเฉลี่ยเพียงหนึ่งหน่วย คุณอาจไม่คุ้นเคยกับโอเปอเรเตอร์: เป็นตัวดำเนินการบิต slice นำมาใช้ใน IEEE Std 1364-2001 ด้านซ้ายหากดัชนีเริ่มต้น (แบบไดนามิกได้รับอนุญาต) และด้านขวาเป็นบิตที่มีการชดเชย (ต้องเป็นค่าคงที่แบบคงที่) คุณสามารถอ่านเพิ่มเติมได้ที่นี่ นับเป็นนับถอยหลังเราสามารถสันนิษฐานได้อย่างปลอดภัย (พิสูจน์ทางคณิตศาสตร์) บิตด้านบนของชิ้นเป็นศูนย์และเราจะไม่มีวันหมดกับการเฝ้าถ้าเงื่อนไข ดังนั้นตอนนี้เรามีตัวนับลบ 11 บิต 11 ตัวที่มีตัวกำหนด 1 บิตซึ่งเป็นลีนุกซ์ที่มีขนาดเล็กมากจากนั้นตัวลบแบบเดิม 20 บิต 642 (ควรเป็น 1024) แต่ละตัวมีตัวบวก 10 บิต คำแนะนำอื่น ๆ : ใช้ส่วนหัวแบบ ANSI (สนับสนุนตั้งแต่ IEEE Std 1364-2001) เป็นบรรทัดไม่กี่บรรทัดของรหัสและด้วยเหตุนี้น้อยแนวโน้มที่จะพิมพ์ผิดพลาดและคัดลอกวาง แยกตรรกะซิงโครนัสและตรรกะการรวมกัน นี่หมายความว่าการประกาศ signnals มากขึ้น แต่การสร้างจะช่วยให้คุณสามารถควบคุมสิ่งที่เป็นความล้มเหลวและสิ่งที่เป็น logic comb ได้ดียิ่งขึ้น นอกจากนี้ยังปฏิบัติตามแนวทางปฏิบัติที่ดีที่สุด วงเล็บสำหรับของคุณควรออกมาในลัทธิหวี ใช้การกำหนดที่ไม่บล็อก (lt) ในบล็อกตรรกะซิงโครไนซ์ของคุณ นี้จะปฏิบัติตามวิธีการเข้ารหัสที่ดีที่สุดและป้องกันไม่ให้ภาวะการแข่งขันล้มเหลวที่จะล่อในการจำลอง ออกสามารถง่ายลงทะเบียน 10 บิตสมมติว่าคุณได้ข้อเสนอแนะ 2 amp 3 เพราะเรารู้ว่าบิตด้านบนจะเป็นศูนย์เสมอเพื่อให้เราสามารถบันทึก 10 flops ข้อพิสูจน์ของแนวคิด: ด้วย TestVench SystemVerilog ง่ายๆที่นี่: ถ้าคุณยังพบปัญหาพื้นที่หรือประสิทธิภาพไม่ดีพอคุณควรจะออกแบบและมองเห็นว่ามีโมดูล dividerremainder เฉพาะที่กำหนดไว้ในแผ่นข้อมูล FPGA ของคุณหรือไม่ที่คุณสามารถใช้งานได้ . โมดูลได้กล่าวถึงเพียงไม่กี่คำเท่านั้น แต่ม้านั่งทดสอบมีข้อผิดพลาดค่อนข้างมาก ข้อผิดพลาด: HDLCompiler: 806 - quotquot บรรทัดที่ 8: ข้อผิดพลาดเกี่ยวกับไวยากรณ์ใกล้ quot) quot ข้อผิดพลาด: HDLCompiler: 806 - quotquot บรรทัดที่ 11: ข้อผิดพลาดทางไวยากรณ์ใกล้ quotquot ข้อผิดพลาด: HDLCompiler: 31 - quotquot บรรทัด 11: ประกาศแล้ว ltngt ข้อผิดพลาด: HDLCompiler: 806 - quotquot บรรทัดที่ 14: ข้อผิดพลาดทางไวยากรณ์ใกล้ quotinitialquot ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 16: ข้อผิดพลาดทางไวยากรณ์ใกล้ quotmonitorquot ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 17: ข้อผิดพลาดทางไวยากรณ์ใกล้ quotdumpfilequot ndash vikiboy Apr 14 15 at 17:18 ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 18: ข้อผิดพลาดทางไวยากรณ์ใกล้ quotquot ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 23: ข้อผิดพลาดทางไวยากรณ์ใกล้ quot39quot ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 27: ข้อผิดพลาดทางไวยากรณ์ใกล้ quotdinishquot ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 28: ข้อผิดพลาดทางไวยากรณ์ใกล้ quotendquot ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 30: ข้อผิดพลาดทางไวยากรณ์ใกล้ gt-gtquot ข้อผิดพลาด: HDLCompiler: 806 - บรรทัดที่ 32: ข้อผิดพลาดทางไวยากรณ์ใกล้ gt-gtquot ข้อผิดพลาด: HDLCompiler: 31 - บรรทัดที่ 32: ltpropertygt ได้รับการประกาศแล้ว ข้อผิดพลาด: HDLCompiler: 598 - บรรทัดที่ 3: โมดูล lttbgt ละเว้นเนื่องจากข้อผิดพลาดก่อนหน้า ndash vikiboy 14 เมษายน 15 ที่ 17: 19Thread: ค่าเฉลี่ยอย่างต่อเนื่องโดยใช้ VHDL ฉันมีคำถามเกี่ยวกับการเขียนโปรแกรม VHDL ฉันต้องการคำนวณค่าเฉลี่ยอย่างต่อเนื่อง โค้ดตัวอย่างของฉันคือ: ในทุกขอบบวกของนาฬิกาค่าของ quotout-valquot จะเปลี่ยนไป ฉันต้องการใช้ค่าเฉลี่ยของ quotout-valquot อย่างต่อเนื่อง ฉันต้องการใช้ค่าเฉลี่ย 32 ค่าอย่างต่อเนื่อง มีวิธีที่ฉันสามารถใช้ค่าเฉลี่ย 32 ค่าต่อเนื่องจนถึงเวลาที่นาฬิกากำลังทำงานอยู่ กรุณาแจ้งให้เราทราบว่าจะทำอย่างไรได้บ้าง คุณสามารถแก้ไขโค้ดข้างต้นได้เช่นกัน ขอบคุณมาก 19 พฤศจิกายน 2013, 07:01 2 ฉันมีคำถามเกี่ยวกับการเขียนโปรแกรม VHDL ฉันต้องการคำนวณค่าเฉลี่ยอย่างต่อเนื่อง โค้ดตัวอย่างของฉันคือ: ในทุกขอบบวกของนาฬิกาค่าของ quotout-valquot จะเปลี่ยนไป ฉันต้องการใช้ค่าเฉลี่ยของ quotout-valquot อย่างต่อเนื่อง ฉันต้องการใช้ค่าเฉลี่ย 32 ค่าอย่างต่อเนื่อง มีวิธีที่ฉันสามารถใช้ค่าเฉลี่ย 32 ค่าต่อเนื่องจนถึงเวลาที่นาฬิกากำลังทำงานอยู่ กรุณาแจ้งให้เราทราบว่าจะทำอย่างไรได้บ้าง คุณสามารถแก้ไขโค้ดข้างต้นได้เช่นกัน ขอบคุณมากก่อนอื่นคุณต้องแก้ไขไวยากรณ์ของคุณ (ใช้ dont Dash แต่ขีดล่าง) สำหรับการกรองเฉลี่ยทำงานวิธีที่ง่ายที่สุดคือการหน่วงเวลาการป้อนข้อมูลผ่าน 32 ขั้นตอน ลบขั้นตอนสุดท้ายจากการป้อนข้อมูลและสะสมผล พฤศจิกายน 19, 2013, 07:03 AM 3 วันเข้าร่วม Sep 2012 กระทู้ 41 Rep Power 1 Re: เฉลี่ยต่อเนื่องโดยใช้ VHDL จริงฉันใช้ขีดล่างในรหัสเดิมของฉัน ฉันไม่รู้ว่าทำไมฉันถึงเขียนออก 1 นี่ ขอโทษสำหรับความสับสน คุณสามารถอธิบายด้วยตัวอย่างวิธีทำเฉลี่ยอย่างต่อเนื่อง พฤศจิกายน 19, 2013, 07:22 AM 4 วันเข้าร่วม Oct 2008 ที่อยู่ลอนดอนโพสต์ 3,424 Rep Power 1 Re: เฉลี่ยต่อเนื่องโดยใช้ VHDL จริงฉันใช้ขีดล่างในรหัสต้นฉบับของฉัน ฉันไม่รู้ว่าทำไมฉันถึงเขียนออก 1 นี่ ขอโทษสำหรับความสับสน คุณสามารถอธิบายด้วยตัวอย่างวิธีทำเฉลี่ยอย่างต่อเนื่อง ป้อนข้อมูล gtgtgt 32 ขั้นตอน ----------------- ลบขั้นตอนที่ 32 จากอินพุทปัจจุบันใส่ตัวหักในตอนท้ายของท่อความล่าช้าเพื่อลบขั้นตอนสุดท้ายจากอินพุตปัจจุบันจากนั้นนำผลของการลบออกเป็นตัวสะสม (adder feedback กับ register หนึ่งชุด) ตัดทอนผลรวมสะสมให้เหมาะสม พฤศจิกายน 19, 2013, 08:08 AM 5 วันเข้าร่วม Oct 2008 ที่อยู่ลอนดอนโพสต์ 3,424 Rep Power 1 Re: เฉลี่ยต่อเนื่องโดยใช้ VHDL แล้วนำผลจากการลบลงใน accumulator (adder feedback กับ register) ตัดทอนผลรวมสะสมให้เหมาะสม ทิ้ง 5 LSB จากผลสะสม ตัวอย่างแรกเริ่มแรก 31 ตัวอย่างจะไม่ถูกต้อง แต่สตรีมจะได้สิทธิ์ kaz เพียงเป็นตัวอย่างฉันทำค่าเฉลี่ยอย่างต่อเนื่องสำหรับ 4 ค่า คุณสามารถตรวจสอบว่าวิธีการของฉันถูกต้องหรือไม่ ผลรวมคือค่าเฉลี่ยของผลผลิต รหัสข้างต้นทำงานถ้าฉันมีหมายเลขที่ไม่ได้ลงชื่อ แต่ฉันต้องการเฉลี่ย stdlogicvector datain ถูกกำหนดเป็น: datain: in stdlogicvector (11 downto 0) กรุณาช่วยฉันในการแก้ปัญหานี้ โปรดแก้ไขโค้ดข้างต้นเพื่อให้ได้ค่าเฉลี่ยค่าคงที่ต่อเนื่องสำหรับเวกเตอร์เวกเตอร์ พฤศจิกายน 20, 2013, 12:09 PM 9 วันเข้าร่วม Oct 2008 ที่อยู่ลอนดอนโพสต์ 3,424 Rep Power 1 Re: เฉลี่ยต่อเนื่องโดยใช้ VHDL kaz เพียงเป็นตัวอย่างฉันทำค่าเฉลี่ยอย่างต่อเนื่องสำหรับ 4 ค่า คุณสามารถตรวจสอบว่าวิธีการของฉันถูกต้องหรือไม่ ผลรวมคือค่าเฉลี่ยของผลผลิต รหัสข้างต้นทำงานถ้าฉันมีหมายเลขที่ไม่ได้ลงชื่อ แต่ฉันต้องการเฉลี่ย stdlogicvector The datain is defined as: datain: in stdlogicvector (11 downto 0) Kindly help me in solving this issue. Please modify the above code so that I can get continuous averaging values for vector outval. I dont see how your approach works. If it is me I will just follow the diagram I posted earlier. for example Re: continuous averaging using VHDL Your approach didnt work for me. I checked the output on the FPGA but it didnt work for me. Basically I am trying to stabilize the ADC output values. That is why I am averaging the incoming data or captured data with ADC. outval and outval2 are the 12 bit ADC outputs. Ill show how I used your approach below. Kindly correct me if I am wrong: I measure the adc values (current and voltage) quotadcaout and adcboutquot after using the above approach and I get incorrect values. Kindly let me know where I am doing wrong.